GOPHERSPACE.DE - P H O X Y
gophering on hngopher.com
HN Gopher Feed (2017-10-09) - page 1 of 10
 
___________________________________________________________________
Report: TSMC's 3nm Fab Could Cost $20B
55 points by baybal2
https://www.eetimes.com/document.asp?doc_id=1332419
___________________________________________________________________
 
gwern - 53 minutes ago
GlobalFoundries was estimating $14-18b would be needed for the next
generation of chip fabs: https://venturebeat.com/2017/10/01
/globalfoundries-next-gene... Their CEO notes that the 3nm or 5m
numbers being tossed around aren't really too meaningful, but the
budgets speak for themselves.
 
Animats - 2 hours ago
3nm. Wow. Synchrotron, or laser tin vaporization soft X-ray source?
 
ChuckMcM - 1 hours ago
One wonders how "real" this announcement is and how much of it is
positioning. The press releases from TSMC isn't very
informative[1].As interesting as it is to consider that someone
might actually be putting money on the table today, given the pains
people seem to be having with the 7nm node I would not expect to
see even a 5nm node until 2022 - 2023.That said, if they do get to
a 3nm node, assuming that actual circuit elements are 3 - 9nm that
is still a lot of billion transistor chips on a wafer. I'm guessing
30% of the wafer would be consumed with die pads rather than actual
chip :-)[1]
http://www.tsmc.com/uploadfile/pr/newspdf/THWQGOHITH/NEWS_FI...
 
cromwellian - 2 hours ago
3nm isn't even on the international semiconductor roadmap (that
stops at 5nm, and 4nm half-node) How can they build a fab for a
process node that isn't even designed yet? Has anyone even produced
prototype chips at this node yet?
 
  valarauca1 - 57 minutes ago
  The International Semiconductor Roadmap was properly tossed out
  the window at the 28nm node. In the past year they're more or
  less retconned the industry's current node system _into_ the road
  map.Modern pitch measurement is more a marketing term then a
  _real_ measurement of engineering precision. A smaller/newer
  value is roughly equal to 1/2 power consumption, it no longer
  implies 2x density.
 
mmanfrin - 2 hours ago
3nm is hugely smaller than anything else I've heard of. I know
Intel is stuck at 14nm, and Samsung is at 10nm for their ARM chips
(? someone correct me on that) -- could someone educate me on what
3nm chip technology means? Would it be 3x the speed
density/possibility compared to 10nm chips?
 
  [deleted]
 
  mozumder - 2 hours ago
  As for end product realization compared to current gen stuff,
  it'll be about the scale of difference between the XBox360 to the
  XBox One.
 
  wilun - 1 hours ago
  Nodes are hard to compare, and pretty much everybody agrees that
  what Intel called 14nm is roughly equivalent to other foundries'
  10nm. (Maybe some of the 10nm processes are 10 or 15% more dense
  than Intel's 14, but nothing like the 2x we should have with more
  straightforward comparisons)And that's not even the end of the
  story. Intel 14nm++ is expected to be slightly LESS dense than
  their previous 14nm and 14nm+, to alleviate some of the problems
  that start to appear with such small nodes.Let's not even talk
  about EUV processes, that will be needed to go under 7nm (IIRC).
  We are not even sure they can be used for mass production.
  Probably they can, but there are still a lot of things to fix in
  this area. 10 years ago it was expected to be in mass prod today
  or even 1 or 2 year ago - and it is still very far from ready.
  Fur sure they will be crazy expensive too, so tons of chip will
  continue to be produced on processes with bigger nodes.So talking
  about 3nm now is bound to not be extremely precise, given all the
  unknown. Its dubious it will come as soon as 2022. It will be
  crazy expensive, but we already knew that.
 
  earenndil - 1 hours ago
  I think 7nm exists somewhere, but I could be wrong.
 
    icegreentea2 - 1 hours ago
    7nm chips (TSMC manufacturing for Qualcomm) are in the pipe for
    2018 chip launch (so maybe 2019 in
    phones).http://www.androidauthority.com/qualcomm-drops-samsung-
    to-wo...
 
  megy - 1 hours ago
  Don't get stuck up on the numbers, they are all marketing
  numbers.
 
  kyrra - 1 hours ago
  (this is my ignorant understanding of how CPU sizing
  works)Process size isn't the end-all be-all stat to follow for
  CPU manufacturing sizes.  While Intel may not be leading here,
  they are leading when it comes to feature
  sizes.https://www.extremetech.com/computing/246902-intel-claims-
  th...The idea being of how large the features of the CPU are to
  make up the building block for parts of the system.  While
  Intel's process may be larger, they end up getting smaller
  overall chips because they can still get more "Features" into a
  smaller area.Also, Most CPUs aren't made at a single process
  size. They will mix 2-3 generations of process sizes when
  producing CPUs, and only put the hot-path parts of the CPU in the
  newest process size (to help improve yields).
 
    dom0 - 38 minutes ago
    > Also, Most CPUs aren't made at a single process size. They
    will mix 2-3 generations of process sizes when producing CPUs,
    and only put the hot-path parts of the CPU in the newest
    process size (to help improve yields).No, you can't mix
    different processes on one wafer.I think you mean that not
    everything on a CPU is at the minimum viable size of that
    process.
 
  vorotato - 2 hours ago
  Would it even work I think is the more meaningful question. Last
  I heard we we having trouble with electrons tunneling across the
  gates as we got smaller.
 
    tankenmate - 1 hours ago
    You have to start wondering if they will use quantum behaviour
    like Anderson localisation that sets up a standing wave
    effectively stopping electrons from tunnelling in certain
    places (design it to bias against and/or stop gate leak
    tunnelling). Svitlana Mayboroda discovered a lanscape function
    that allows you to predict (and hence design) this kind of
    behaviour. As to how actively using these kinds of quantum
    behaviour affects feature size / speeds / feeds / yields will
    probably eat several tens of millions / years as well.
 
    klodolph - 1 hours ago
    That's just one of many problems?
 
  topspin - 2 hours ago
  This is an announcement for construction of a "5 or 3nm fab as
  early as 2022."  So, five years out, minimum, and the node size
  is a moving target.The title is a bit clickbaity.
 
    foobarian - 1 hours ago
    I found some side concerns interesting:- an earlier node was
    delayed due to environmental permitting- this project will
    require a lot of land- the Taiwanese government is committed to
    keeping this fab at home, and willing to work with TSMC on the
    environmental issues.
 
toufka - 1 hours ago
Is 3nm an actual measure of a distance, or is it entirely a
marketing term like 3G cell phone service?  I can't quite get a
straight answer.  As far as I could tell from outside the field it
felt like at ~15nm the measure stopped being a measure of a
feature, and more a measure of precision, and then a 'version' to
be decremented rather than relating to a 'meter' in any way.  When
I look at electron micrographs of the transistors they don't appear
to be 3nm in size... Anyone able to help here?At 3nm, you get
smaller than a biological protein and have features with countable
numbers of atoms.  And as far as my education went, quantum effects
start to dominate, and bulk material properties start to
(mis)behave very differently.
 
  marcosdumay - 1 hours ago
  Feature size was always a measure of precision. It's just that
  one used to be able to draw artifacts 1 feature wide, while doing
  that nowadays seems to be useless.Just as a comparison, the Bohr
  radius of an doping election in a silicon crystal is around 10nm.
  I don't think you will see 3nm wide transistors unless they are
  fin-fets.
 
    spuz - 1 hours ago
    I can't understand your answer to the question. Is 3nm a
    measure of distance or not? If so, what is it a measure of?
 
      DigitalJack - 1 hours ago
      Imagine graph paper with the length of the side of a square
      being the feature size.  3nm.  Where you shade in represents
      the metalization.  Now imagine you have a design rule that
      says a metalization trace must be no less than 3 squares
      wide, for the sake of functionality.That's a 3nm process.
      You might get away with putting to 9nm lines within 3nm of
      each other, or you might come up with some interesting
      transistor shapes that would not be possible on a larger
      process.  But a trace would still have to be 9nm.
 
  srcmap - 35 minutes ago
  Here are my understandings:   Today we are @ ~ 14, 16 nm.
  When we get to 7nm,  the today's chip that is using 1 cm^2 size
  silicon can probably be build with 0.25 cm^2 size silicon die.
  (IO pads are another factor).     If "everything (mainly yield?)
  being equal ", they should be able build 4x amount of chips from
  the same silicon wafer.   Again, assuming IO is not an issue.
  If the process cost, yield is similar, the new chips "can be" 4x
  cheaper OR they can pack 4 times # of transistors into the same 1
  cm^2 area.   It can means more CPU, GPU cores, much larger L1,
  L2, L3 cache for the same chip size.      When we get to 3 nm,
  they can build 16x amount of chips from the same 12 inch wafer.
  Or pack 16x amount of transistors into the same silicon area.A
  good example is:   * Apple A10:
  https://en.wikipedia.org/wiki/Apple_A10     16 nm:   die area of
  125 mm2, 3.3 billion      * Apple A11:
  https://en.wikipedia.org/wiki/Apple_A11     10 nm:  4.3 billion
  transistors[6] on a die 87.66 mm2   Small die = more chips per
  wafer.  More transistors = More CPU cores, GPU cores, etc.So nm
  is definitively has REAL impact on cost of a chip and amount of
  features (transistors)  one can pack into a silicon die.   It is
  not a simple marketing term.
 
    exikyut - 28 minutes ago
    Code-formatted portion:Today we are @ ~ 14, 16 nm.When we get
    to 7nm,  the today's chip that is using 1 cm^2 size silicon can
    probably be build with 0.25 cm^2 size silicon die.  (IO pads
    are another factor).If "everything (mainly yield?) being equal
    ", they should be able build 4x amount of chips from the same
    silicon wafer.   Again, assuming IO is not an issue.If the
    process cost, yield is similar, the new chips "can be" 4x
    cheaper OR they can pack 4 times # of transistors into the same
    1 cm^2 area.   It can means more CPU, GPU cores, much larger
    L1, L2, L3 cache for the same chip size.When we get to 3 nm,
    they can build 16x amount of chips from the same 12 inch wafer.
 
      jamiek88 - 13 minutes ago
      Thank you! Before you did that I had resigned myself to
      missing that comment, it was unreadable on mobile.
 
    danmaz74 - 12 minutes ago
    But the OP asked if 3nm to 10nm is an apples to apples
    comparison, or if they are instead measuring something
    different for marketing reasons. In other words: will this
    "3nm" tech pack 11 times as many transistors as the 10nm tech
    for the same area?
 
  icegreentea2 - 1 hours ago
  At some point, the feature size stopped being a measurement of
  any specific feature on the IC, and just a generalized metric.But
  ya, I mean if you forced them to, their engineers could probably
  produce the formula that mixes together a bunch of actual
  physical feature sizes, and explain why 3nm is not a lie - but
  its very much a marketing thing.One obvious hint at this is how
  the different manufacturer's 'x' nm nodes have obviously
  different performances.
 
    ryandrake - 22 minutes ago
    I'm reminded of the days of CDROM speeds, when at one point,
    2X, 3X, 4X, etc. described an actual multiple of the baseline
    150 KB/sec performance. Eventually, the number started
    measuring only the peak theoretical speed of reads from the
    outer edge of the disc. It ceased to be a meaning comparative
    measurement and pretty much became a version number.
 
  11thEarlOfMar - 25 minutes ago
  3nm is the physical size of the smallest dimension in the
  features in the chip. In 2017, the current 'node' is 7 nm. In
  this node, the dimension of the 'FinFET Fin Width' is 4.4 nm.
  [0]It's fucking amazing to think that such microscopic features
  are repeatably produced at all, let alone at the scale of modern
  semiconductor fabrication.This table shows the actual
  measurements of the features of a device for each
  node:http://semiengineering.com/wp-
  content/uploads/2014/05/Screen...[0]
  https://upload.wikimedia.org/wikipedia/commons/b/bb/Doublega...
 
  Waterluvian - 1 hours ago
  Oh god. Their versioning system uses a unit of measurement that
  is decrementing towards zero. Those poor souls!
 
    gravypod - 54 minutes ago
    They must feel like Urbit users.
 
    hexane360 - 51 minutes ago
    Maybe they can adopt an exponential versioning system. Just
    decrease by a power of ten every revision.
 
    zanny - 36 minutes ago
    They can just switch to picometers whenever it gets really
    dumb.
 
      mikeash - 8 minutes ago
      They already had to do it once, from micrometers to
      nanometers.